パッケージング基板を省略？Fan-Out、CoWoSからCoWoPへの次世代パッケージングアーキテクチャ探索

過去数十年間、半導体の性能向上は主にプロセスの微細化に依存してきました。しかし、チップの機能がますます複雑になり、より多くのロジックデバイスとメモリを統合する必要がある中、単にトランジスタのサイズを縮小するだけでは徐々に課題に直面しています。チップ間でより高速かつ効率的にデータを交換し、限られたスペース内でより高密度なシステム統合をいかに実現するかが、半導体産業の重要な課題となっています。

そのため、先端パッケージング技術が急速に発展し始めました。パッケージングはもはやチップを保護する最後の工程ではなく、システムの性能に影響を与える重要な技術プラットフォームになりつつあります。異種統合（Heterogeneous Integration）を通じて、異なる機能を持つチップを同一のパッケージングに統合することができ、従来のプロセス微細化が直面する限界を突破しています。

しかし、統合の規模が拡大し続けるにつれて、パッケージングアーキテクチャ自体も新たな物理的およびコスト的な課題に直面し始めています。そのため業界では、パッケージング内のインターポーザをさらに減らし、あるいは高価な Package Substrate への依存を低減できれば、より高効率で直接的なチップ接続方式を構築できるのではないかと考え始めています。

これこそが、CoWoP（Chip on Wafer on PCB）が注目されている理由です。

Fan-Out、CoWoS から CoPoS へ：進化し続けるパッケージングアーキテクチャ

先端パッケージングの発展は、本質的に相互接続密度の向上、伝送損失の低減、およびシステム統合効率の改善を図る技術的進化です。

Fan-Out WLP／PLP はその中の重要な一歩です。従来のパッケージング方式と比較して、Fan-Out は従来のパッケージング基板に依存せず、再配線層（Redistribution Layer, RDL）を通じてチップ間の接続を実現しており、モバイルデバイスやシステムレベル統合（System Level Integration）に広く応用されています。

しかし、アプリケーションの要求がさらに高まり、大型ロジックチップと高帯域幅メモリ（HBM）を統合する必要が生じると、相互接続密度、シグナルインテグリティ、および放熱能力に対する要求も同時に高まります。

そのため、CoWoS（Chip on Wafer on Substrate）はハイエンドパッケージングの重要な技術ソリューションとなっています。Silicon Interposer とハイエンドの ABF パッケージング基板を通じて、CoWoS は高密度な相互接続能力を提供し、大型チップと高速メモリの統合をサポートします。その中で、CoWoS-L は Local Silicon Interconnect（LSI）アーキテクチャを採用しており、大型パッケージングにおいて高密度な相互接続と設計の柔軟性を両立させています。

一方、CoPoS（Chip on Panel on Substrate）は Panel-level Integration に向けて発展しており、より大寸法のパネルレベルプロセスを利用することで、大型パッケージングの製造効率を向上させ、コストの課題を改善することが期待されています。　

先端パッケージング技術アーキテクチャの比較図。画像出典：SemiWiki.com

しかし、Fan-Out、CoWoS、CoPoS のいずれであっても、性能、コスト、および量産の実現可能性の間でバランスを取る必要があります。その中で、Package Substrate はチップとシステムボード間の重要な接続および緩衝機能を提供しますが、次世代のパッケージングアーキテクチャが直面すべきコストと性能の課題にもなりつつあります。

CoWoP：パッケージングと PCB の接続方式の再考

CoWoP のコアコンセプトは、Wafer-level で統合されたチップ構造を直接 PCB に接続し、従来の Package Substrate が果たす役割を削減、あるいは排除することを模索することです。

CoWoS が既存のパッケージングアーキテクチャにおいてより高効率な高速チャネルを構築するものであるとすれば、CoWoP は接続方式全体を再考するものです。すなわち、チップをより直接的にシステムボードと接続できるのではないかというアプローチです。

信号の伝送経路を短縮することで、CoWoP は以下の利点をもたらす可能性があります：

寄生容量と信号損失の低減
配線経路における寄生効果を減らすことで、高速信号の伝送品質の改善に役立ちます。

放熱の最適化とシステムの薄型化

サプライチェーン構造の再考
ハイエンドの ABF パッケージング基板への依存を減らし、半導体パッケージングと PCB 技術のより深い融合をもたらします。

注目すべきは、CoWoP は単にチップを PCB に「貼り付ける」だけではなく、半導体パッケージング、材料、および PCB プロセス技術の共同のブレークスルーが必要であるという点です。

概念から実現へ：CoWoP が直面する重要な課題

CoWoP は既存のパッケージング構造を突破する可能性を秘めていますが、量産化を実現するには、依然として多くの技術的課題を克服する必要があります。

半導体パッケージングと PCB プロセス能力の「微細化のギャップ」

現在、先端パッケージングは主に Silicon Interposer に依存して極めて高密度の相互接続を実現していますが、PCB プロセス能力と半導体パッケージングのレベルには依然として顕著な格差が存在します。CoWoP を真に実用化するには、PCB がより高度な微細化の方向へ発展する必要があり、例えば L/S 10/10 μm レベルのプロセス能力に挑戦することが求められます。これは単なる配線の縮小問題ではなく、材料、設備、プロセス制御、および量産歩留まりの全面的な向上も関わってきます。

複数材料間の熱膨張係数（CTE）のマッチング

チップ（シリコン）、Interposer、およびハイエンド PCB は異なる材料を使用しており、その熱膨張係数には差異があります。プロセスの高温接合時や長時間の稼働環境下では、材料間に熱応力が発生し、構造の反り（Warpage）、接合不良、または信頼性の低下を引き起こす可能性があります。

バッファ層なしの直接高密度接合技術

バッファ層としての Package Substrate がなくなるため、Interposer と PCB 間の直接接合技術も新たに開発する必要があります。これには、低応力構造設計、高密度相互接続材料、および専用の接合設備が含まれます。

したがって、CoWoP の実現には半導体と PCB の2大産業のさらなる融合が必要です。今後の競争の鍵は、単一のチッププロセス能力だけでなく、材料、設備、パッケージング、および PCB 統合能力の総合的な勝負でもあります。

CoWoP：次世代パッケージング構造の探求

Fan-Out、CoWoS、CoPoS から CoWoP に至るまで、先端パッケージング技術の発展方向は徐々に変化しています。

過去に産業界が追求してきたのは「いかにしてパッケージング内により多くのコンポーネントを統合するか」でしたが、今後は「コンポーネントとシステム間の接続方式をいかに再設計するか」へとシフトする可能性があります。

現在、CoWoS は依然として成熟かつ重要なハイエンドパッケージングソリューションですが、CoWoP は将来の高密度統合のニーズに直面した際の、業界による次世代パッケージング構造の探求を代表しています。